Trabalho de conclusão de curso - TCC
Avaliação de Alternativas Arquiteturais para redução do Consumo de Energia na Rede-em-Chip SoCIN
O consumo de energia é uma das questões mais importantes no projeto de circuitos CMOS. Isso se deve a crescente demanda por sistemas portáteis, a ineficiência das baterias e por questões ambientais e econômicas. A mudança do paradigma single-core, em que o incremento no desempenho é dado pelo aumento na frequência de operação, para o paradigma multi-core no qual o desempenho é melhorado com a adição de núcleos ao sistema, foi impulsionada também pela questão do consumo de energia. Os futuros sistemas multi-core serão compostos por dezenas de núcleos e, em tais sistemas o desempenho da arquitetura de comunicação será fundamental. É notório no meio científico e industrial que a arquitetura de comunicação baseada em barramentos não se adéqua aos requisitos desses sistemas. Surgem então as Redes-em-Chip como alternativa para prover alto desempenho em comunicação. O emprego desse tipo de arquitetura de comunicação acarreta um custo adicional ao sistema, em forma de consumo de área e energia elétrica devido à complexidade dos mecanismos necessários a sua implementação. Dado esse contexto, o presente trabalho investigou e aplicou técnicas de redução da dissipação de potência na rede-em-chip SoCIN. As técnicas aplicadas foram implementadas de forma a avaliar sua efetividade quanto à redução da atividade de chaveamento e da dissipação de potência. Os resultados obtidos com simulação em SystemC demonstraram que as técnicas aplicadas são efetivas na redução da atividade de chaveamento, porém, os experimentos realizados com a síntese em FPGA não demonstraram redução na dissipação de potência, apresentando problemas quanto a integridade dos dados e ainda causando aumento na dissipação.Verificou-se que a tecnologia de FPGA não é mais adequada para esse tipo de investigação, pois os resultados obtidos nas simulações divergem daqueles encontrados na literatura.
WCAS 2012
Evaluation of Architectural Alternatives to Reduce Power Consumption in a Network-on-Chip
This work aimed at improving energy efficiency of a Network-on-Chip by applying and evaluating techniques to reduce the dynamic power dissipated by the network. Clock gating and data encoding techniques were applied in experiments based on SystemC simulation and synthesis in FPGA. Results confirmed the effectiveness of these techniques in reducing the switching activity, and identified limitations of the FPGA technology for the implementation of the evaluated techniques.
VLSI-SOC 2009
BrownPepper: a SystemC-based Simulator for Performance Evaluation of Networks-on-Chip
The design space of Networks-on-Chip (NoCs) is very large, and there are several architectural alternatives for implementation. In order to select the best configuration of a NoC for a given application, it is necessary to have tools which aid the designer in the evaluation of each configuration. In this context, this work presents an integrated environment based on SystemC which allows evaluating different configurations of a NoC by means of simulation. The SystemC models are implemented by using RTL (Register Transfer Level) and mixed RTL/TL (Transaction Level) modeling. The simulator includes an interface that automates the design and the execution of experiments. It also provides instruments for performance evaluation by using graphical tools which make easier the analysis of results.
Dissertação
Mapeamento Estático de Tarefas de Aplicações de Tempo Real em Sistemas Baseados em Redes-em-Chip
A possibilidade de integrar bilhões de transistores em uma única pastilha de silício tem permitido o desenvolvimento dos Sistemas-em-Chip. As limitações das arquiteturas de comunicação convencionais baseadas em barramentos as tornam inadequadas para o emprego em tais sistemas. As Redes-em-Chip se enquadram nesse contexto como uma alternativa para prover escalabilidade e reusabilidade na comunicação. Essas redes devem oferecer suporte a aplicações com diversos requisitos de desempenho e restrições de custo, tal como as aplicações de tempo real, as quais requerem a execução das operações processadas em um período estrito de tempo. A violação desses prazos pode prejudicar gravemente o funcionamento das aplicações ou até levar ao colapso total. As Redes-em-Chip não oferecem garantias na comunicação, uma vez que as realizações típicas dessas redes são muito suscetíveis a contenções e perda de prazos por causa do compartilhamento de recursos. Uma maneira de prover qualidade de serviço na comunicação baseada Redes-em-Chip do tipo melhor esforço é pela adoção de canais lógicos na forma de buffers, os quais permitem o compartilhamento do canal físico. Com isso, na ocorrência de contenções, o canal de comunicação pode ser utilizado por fluxos de dados destinados a regiões livres de congestionamentos. Esses canais recebem fluxos selecionados em função de sua prioridade, sendo que, para cada nível de prioridade há um canal lógico disponível na estrutura de comunicação. Porém, esse esquema de provimento de qualidade de serviço pode ser muito custoso devido às estruturas redundantes necessárias e contribui fortemente para um maior consumo de energia e área de silício, sendo importante que sua utilização seja otimizada. Nesse sentido, o presente trabalho investigou o provimento de qualidade de serviço em Redes-em-Chip com suporte a canais virtuais. Para tanto, foi desenvolvida uma estrutura de experimentação composta de uma rede de tamanho 4×4 em que seus roteadores possuem até oito canais virtuais. Nessa rede, são mapeadas tarefas de aplicações com restrições quanto ao prazo de entrega de seus fluxos de comunicação com emprego de uma heurística baseada no algoritmo genético NSGA-II. Os resultados apresentados demonstram a efetividade da heurística em identificar soluções de compromisso entre cumprimento de prazos, consumo de energia e número de canais virtuais no cenário investigado.